IBM propondrá un nuevo estándar en memorias

En la conferencia Hot Chips de esta semana, IBM describió sus planes para desarrollar una nueva interfaz como estándar abierto para memorias, el cual podría interactuar con diferentes tipos de dispositivos de memoria, incluido DDR.

Esos planes se anunciaron como parte de una presentación más amplia en Hot Chips sobre el nuevo procesador de escalamiento vertical Power9 de IBM. Este es el mismo chip utilizado en el servidor empresarial E980 recientemente anunciado , que permite hasta 16 sockets (192 núcleos), 64 TB de memoria y 32 ranuras PCIe Gen4 x16. El producto está orientado para el procesamiento de bases de datos de fuerza industrial y otras cargas de trabajo que requieren una gran cantidad de subprocesos informáticos.

Uno de sus mayores atributos de los chips Power9 es su interfaz de memoria. La versión de escalabilidad ofrece un mejor ancho de banda de memoria que su hermano de escalamiento horizontal: 230 GB/s frente a 150 GB/s, así como más capacidad de memoria por socket: 8 TB frente a 2TB. Para hacer esto, el chip de escalado utiliza enlaces SerDes en lugar de una conexión directa a la memoria DDR. Los enlaces de SerDes son gestionados por la interfaz de memoria diferencial (DMI) en el chip de IBM, que luego se comunica con los chips de memoria Centaur de IBM. Estos son los chips de buffer que están conectados a los DIMM DDR

El almacenamiento en memoria intermedia agrega aproximadamente 10 ns de latencia a los accesos a la memoria en comparación con una conexión directa a DDR, pero la compensación por más ancho de banda y capacidad vale la pena para estos servidores. Y aunque la implementación de la memoria en Centaur todavía utiliza chips de memoria DDR como medio de almacenamiento, ya no es necesario que este sea el caso, ya que las capacidades de DDR se han movido del chip.

IBM planea generalizar esta interfaz de memoria, que se conocerá como memoria OpenCAPI, estara en su próxima versión del procesador Power 9 que está programado para ser lanzado en 2019. Por lo que podremos ver que estos próximos chips Power 9 serán adecuados para los servidores de socket HPC, así como los sistemas convencionales. IBM está proyectando que su próximo chip Power 9 admitirá más de 350 GB/seg de ancho de banda de memoria por socket, que es más del doble de la velocidad de los chips más rápidos para servidores de dos sockets. La compañía también tiene la intención de reducir la penalización de latencia a alrededor de 5ns en su primera vuelta.

Quizás la noticia más importante aquí es que la memoria OpenCAPI se propondrá como un estándar abierto para toda la industria.  En este caso, la idea es permitir que cualquier procesador hable con cualquier tipo de memoria a través de enlaces SerDes convencionales. Como resultado, las CPU, GPU o FPGA ya no necesitarían estar sujetas a DDR, GDDR o cualquier otro tipo de tecnología de memoria. Entonces, por ejemplo, un chip podría usar la interfaz para conectarse a módulos DIMM tradicionales de tipo DDR, memoria de clase de almacenamiento basada en NAND o 3D XPoint, o algún otro tipo de memoria especializada.

Por supuesto, establecer un nuevo estándar no es tarea fácil, especialmente cuando existe tecnologías arraigadas como DDR. Suponiendo que todo esto funciona según lo planeado, será interesante ver quién se inicia en esta tecnología(OpenCAPI), esto cuando se lance el próximo año.

Fuente: IBM, OpenCAPI

 

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Wilinton Otuna

Willy

Ingeniero, Analista y técnico en Ciberseguridad y Hacking Ético, apasionado por la tecnología y el ciberespacio.

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